人工智慧（AI）浪潮席捲全球，帶動高階 AI 伺服器需求急劇增長，推升 GPU 運算能力、SoC 與龐大 HBM 記憶體系統的整合需求。然而，隨著 AI GPU 晶片尺寸不斷擴大，晶片互聯與 I/O 數量呈指數級增長，使得現有 12 吋晶圓級封裝產能面臨前所未有的壓力，台積電獨霸市場的 CoWoS 封裝技術亦逐漸遭遇成長天花板。為了突破產能與物理極限的瓶頸，台積電正積極推進次世代面板級封裝技術 CoPoS（ Chip-on-Panel-on-Substrate），這項被譽為 「化圓為方」 的技術變革，預計將於 2026 年啟動測試線，並在 2028 年邁入量產，重新定義未來十年的 AI 晶片封裝遊戲規則。
CoWoS 逼近物理極限，產能擴充遭遇瓶頸現有的 CoWoS（Chip-on-Wafer-on-Substrate） 技術是一種以中介層 （Interposer） 為中心的高密度封裝架構，透過在晶圓階段將多顆晶片進行堆疊與連結，以縮短訊號傳輸距離並同時降低功耗與系統尺寸。依照中介層材質不同，可分為採用矽中介層的 CoWoS-S、採用重布線層 （RDL） 的 CoWoS-R，以及混合矽與 RDL 設計的平衡架構 CoWoS-L。
儘管 CoWoS 在 AI 晶片封裝領域稱霸，但以 「12 吋圓形晶圓」 為基礎的製程正面臨嚴峻挑戰。首先是面積利用率嚴重不足，在處理大尺寸的方形 AI 晶片時，圓形晶圓的邊緣會產生大量浪費空間。數據顯示，以輝達 （NVIDIA）B200 晶片為例，在一片 12 吋晶圓上僅能放置 16 顆，相較於前代 H100 晶片可放置的 29 顆大幅下降，這反映出晶片尺寸增長與現有產能的根本矛盾。
其次是晶片翹曲現象所帶來的良率挑戰。隨著 AI 晶片面積不斷擴大，封裝過程中的熱應力極易導致晶片彎曲變形，進而影響電性連接的可靠度與測試良率。此外，即便台積電積極擴產，2024 年底 CoWoS 月產能達 3.5 萬片，2025 年目標為 7 萬片，面對龐大的市場需求仍顯得杯水車薪。法人報告亦曾指出，由於 CoWoS 封裝技術逼近物理極限，市場對新一代先進封裝技術的關注度正急速升溫。
化圓為方 CoPoS 技術架構與面板級封裝優勢
為了解決傳統晶圓產能不夠且成本持續提升的問題，業界催生了 「CoWoS 面板化」 的概念，而台積電的解答正是 CoPoS 技術。CoPoS 本質上是 CoWoS 的面板化演進版本，核心概念是採用方形的 「面板 RDL 層」 取代傳統圓形矽中介層，晶片可直接排列於矩形的基板上，透過 「化圓為方」 大幅提升面積利用率與生產效率。
面板級封裝能提供更高的產能與更低的生產成本，其中以 510×515mm 的方形面板為例，其可放置空間是 12 吋晶圓的 4.5 倍。若採用 600×600mm 面板則為 6 倍，700×700mm 更可達 8 倍之多。目前業界逐步推動的主流尺寸方向，包括3 10×310mm、515×510mm 及750×620mm 等多種規格。